ASIC Testbench for HDL Verifier

Genere bancos de pruebas para diseños de FPGA avanzados y ASIC

ASIC Testbench for HDL Verifier es un complemento de HDL Verifier que permite generar componentes de prueba y modelos de verificación desde MATLAB o Simulink en entornos UVM o SystemVerilog. Estos modelos se ejecutan de manera nativa en simuladores de HDL tales como Siemens^® Questa™, Cadence^® Xcelium™, Synopsys^® VCS^® y AMD^® Vivado^® a través de Direct Programming Interface (DPI) de SystemVerilog.

Genere componentes DPI desde MATLAB y Simulink.
Cree componentes o entornos UVM desde MATLAB y Simulink.
Exporte modelos en el nivel de transacción compatibles con SystemC™ TLM desde Simulink.

Visión general de ASIC Testbench

Introducción a ASIC Testbench

Produzca componentes DPI de SystemVerilog

Genere componentes DPI de SystemVerilog a partir de funciones de MATLAB o subsistemas de Simulink para utilizarlos en entornos de verificación funcional tales como Synopsys VCS, Cadence Xcelium, Siemens ModelSim™ o Questa, y AMD Vivado Simulator.

Genere entornos UVM

Exporte componentes de verificación o entornos de verificación completos de UVM desde Simulink a simuladores Questa, Xcelium y VCS. Genere cuadros de mando, predictores y secuencias de UVM, e incorpórelos a bancos de pruebas de producción.

Diagrama que muestra la generación de un componente TLM, un banco de pruebas de componentes TLM, y vectores de prueba de un modelo de Simulink.

Genere modelos en nivel de transacción compatibles con SystemC TLM 2.0

Cree modelos de prototipos virtuales SystemC con interfaces TLM 2.0 para su uso en simulaciones de plataformas virtuales. Utilice el generador de TLM para producir archivos IP-XACT con información de correspondencia entre Simulink y los componentes TLM generados.

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